时钟结构

内部两个晶振,一个32M给RTC,另一个24给系统

这个24经过倍频,初始得到7路PLL,有2路PLL会分出8路PFD,作为外设的时钟源

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这是PLL和PFD经过处理后得到外设时钟

PLL,PFD的频率可以通过寄存器设置,分频也是

修改PLL的频率要将当前时钟选择到对应晶振产生的原始时钟上

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pll1最终输出要么来自PLL1原始输出,要么来自24M晶振

step_clk一般选择原始晶振

总结:先配置好内核PLL1,再配置好其他PLL和PFD,再根据需求配置外设根时钟